IV Escola Regional de Alto Desempenho do Rio de Janeiro
09 a 11 de Maio - UFF
Patrocinio:
Local:
Instituto de Computação - IC-UFF
Universidade Federal Fluminense (UFF)
Endereço:
Av. Gal. Milton Tavares de Souza, s/nº
São Domingos
CEP: 24210-346
Niterói - RJ
Foto divulgação : cortesia do Sr. Saint-Clair Mello.
Palestrantes Convidados
Claude Tadonki
MINES ParisTech Institute
Cristiana Bentes
Universidade do Estado do Rio de Janeiro
Alba Cristina M. A. Melo
Universidade de Brasília
Edson Borin
Universidade Estadual de Campinas (Unicamp)Minicurso: Volta, CUDA 9 and Beyond
Instrutor: Esteban Clua (UFF)
Horário: 09 de maio das 14:30 às 18:00
link para download dos slides
Neste mini-curso será apresentada uma visão da arquitetura atual das GPUS da NVIDIA, dando principal atenção para a arquitetura Volta. Na sequencia será apresentada a linguagem CUDA, destacando-se caracteristicas da versão mais recente e mostrando de uma forma didática e simples como é possível acelerar aplicações através das GPUs. Finalmente serão apresentadas tendencias para as futuras gerações de GPUs.
Minicurso: Desenvolvimento de Aceleradores em FPGA usando High-Level Synthesis
Instrutores: Alexandre S. Nery (UnB), Adrianno de Abbadia Sampaio (UERJ)
Horário: 11 de maio das 08:00 às 10:30
link para download dos slides
O uso das FPGAs (Field-Programmable Gate Arrays) para implementação de sistemas eficientes é cada vez maior. Importantes serviços de computação em nuvem (Amazon, Baidu e Azure) já aderiram a esta tecno- logia, que tem se mostrado promissora para execução de sistemas complexos com alta demanda de desempenho e reduzido consumo de energia. Além disso, novas tecnologias de compiladores HLS (High-Level Synthesis) permitem que uma aplicação descrita em C/C++ seja convertida para uma arquitetura pa- ralela especificada em linguagens de descrição de hardware, como Verilog ou VHDL. Logo, desenvolvedores sem conhecimento prévio em projeto de circui- tos integrados e sistemas digitais podem desenvolver aceleradores em hardware para aplicações diversas. Esta proposta tem o objetivo de explicar e demonstrar as etapas de desenvolvimento de tais aceleradores usando tecnologias de com- piladores HLS. Pretende-se apresentar o desenvolvimento de três aplicações e suas respectivas demonstrações: Ray-Tracing, Pathfinding e Weightless Neural Network.
Minicurso: Introdução a Paralelização de Aplicações com OpenMP
Instrutor: Rodrigo Alves Prado da Silva (UFF)
Horário: 11 de maio das 14:00 às 16:00
link para os códigos
link para download dos slides
Este minicurso visa apresentar conceitos de programação paralela com memória compartilhada utilizando OpenMP, através de uma abordagem prática com exemplos de simples aplicações sequenciais e suas respectivas soluções paralelas.
Coordenação dos Minicursos:
- Roberto Pinto Souto (LNCC)
- Maria Clicia Castro (UERJ)
| Realização | Organização e Execução | Patrocínio |
|
|
|